在半導體的世界裡，曾有一個維持了幾十年的鐵律：前段負責在矽晶圓上刻出最微小的電晶體，創造核心價值；後段封裝則負責把晶片包裝好、安全出貨，保護價值。

在很長一段時間裡，封裝就像是收尾的雜工，重要，但不關鍵。做得再好，也只是幫別人造好的寶物做個精美的快遞盒。

直到最近這幾年，這個鐵律被徹底砸碎了。

當單顆晶片在平面上能塞進的電晶體逼近物理極限，我們無法再在平面上並排更多晶片，只能被迫往天空發展，蓋起一棟棟「晶片摩天大樓」。

於是，那件過去沒人想做的包裝雜工，突然被推到了最耀眼的聚光燈下。

最能說明這場翻轉的，是台積電的動作。作為晶圓代工之王，它原本應該離封裝這種後段活遠遠的。但這幾年，台積電投入最兇、蓋廠最急的，正是先進封裝。

當一個站在產業鏈最頂端的巨人，開始彎下腰去搶做過去外包出去的活，這無疑是在宣告：遊戲規則，已經徹底變了。

故事，得從那條被溶掉的邊界開始說起。

(關於封裝，其實我在半年前寫過第一篇，如果大家對封裝的基本不太熟識的話，可以考慮重溫這篇。兩週前的玻璃主題，其實也是封裝的一部份，可以當成一整個系列去看)

第一章 | 那條分隔前段與後段的線，正在被溶掉

要看懂這場變革，我們得先認識原本涇渭分明的兩個世界：

1.1 什麼是前段與後段？

Business Strategies - Front-end / Back-end Semiconductor Materials | レゾナック

前段（晶圓製造）：

這是奈米級的工作。在無塵室裡經過上千道工序，在矽晶圓上刻出電晶體。這就像是在頭髮絲萬分之一的寬度上，蓋一座結構極其複雜的摩天大樓。

後段（傳統封裝）：

這是微米級的工作。負責把晶圓切割成單顆晶片，接上對外的金屬接點，再用材料保護起來。

這就像是把蓋好的大樓裝進一個堅固的快遞箱，並拉出幾根粗電線，好讓它能插上家用插座。

因為精度差了上千倍，雙方的設備不通用、人才不交流，兩邊各過各的日子，中間有一條分得清清楚楚的界線。

1.2 邊界模糊：為什麼台積電要搶著做封裝？

TSMC Advanced Packaging Overcomes the Complexities of... - SemiWiki

然而，當單一晶片很難再縮小，大家想出新辦法：把好幾顆晶片緊緊貼在一起，讓它們像同一顆晶片一樣工作。

這時，問題來了。如果我們依然用傳統後段的「粗電線」去連接這些晶片，訊號傳輸就會像車流卡在狹窄的聯絡道一樣，產生嚴重的延遲與耗能。

為了讓資料暢通無阻，連接晶片的通道，寬度必須從微米級縮小到奈米級。

這意味著，原本屬於後段的「包裝」工作，現在必須用接近前段的「蓋大樓」精度來做。

當傳統封裝廠的工具再也無法應付這種極限精度時，擁有現成奈米級對位技術與無塵室的台積電，自然成為了最完美的破局者。

前段與後段的界線，就這樣被徹底溶掉了。

1.3 先進封裝的兩條路線：平房與大樓

Advanced Packaging Guide (Pt. 2): 2.5D vs. 3D-IC vs. FOWLP - DNN Technology 歐耀科技有限公司

在這場技術革命中，科學家規劃出了兩條不同的空間佈局哲學：

2.5D 封裝（平面並排的「平房社區」）：

我們不把晶片疊起來，而是讓多顆晶片「肩並肩」地排列。為了讓它們溝通，工程師在晶片下方墊了一塊刻滿極細微線路的矽「中介層」。

運算晶片（如 GPU）和高頻寬記憶體（HBM）並排貼在上面，透過底下密密麻麻的細微線路進行高速傳輸。

這就像是在兩棟房子之間蓋了成千上萬條專屬的「地下道」，讓資料瞬間互通。

3D 封裝（垂直堆疊的「摩天大樓」）：

這是更激進的作法。我們不再讓晶片並排，而是直接把晶片「一層壓一層」地往天空方向疊上去。

晶片之間不再需要走地下的聯絡道，而是直接透過垂直的通道相連。

這就像我們想從一樓去二樓，不需要走出大門，而是直接搭乘大樓內部的「高速電梯」直達，速度極快且功耗極低。

1.4 不是「有你沒有我」

Semiconductor Packaging History and Primer - SemiWiki

既然 3D 封裝 這麼好，2.5D 封裝 會被淘汰嗎？答案是：完全相反。這兩者是「強強聯手」的互補關係。

在最頂尖的 AI 晶片 設計中，工程師追求的是規劃一座「立體化的超級都市」：

我們把最核心、需要極速溝通的運算單元疊在一起，採用 3D 封裝 蓋起一棟棟高聳的摩天大樓，讓它們之間的傳輸距離縮短到近乎為零。

接著，我們再把這幾棟 3D 摩天大樓，以及旁邊負責儲存海量資料的 HBM 記憶體，一起平鋪在 2.5D 的中介層上，透過地下通道互相連接。

這幅「3D 堆疊大樓 + 2.5D 平面社區」的混合藍圖，就是當前與未來頂級 AI 晶片的終極樣貌。

然而，當你把兩顆會發熱的晶片上下疊在一起，如果樓層之間的「接縫」不夠細、不夠密，大樓內部的電梯速度就會受限，熱能也無法散出去，晶片很快就會燒壞。

這也是為什麼，3D 封裝的演進史，本質上就是一部「如何消滅樓層接縫」的歷史。

第二章 | 從一根金線，到讓兩片銅長成一體

semiconductor #advancedpackaging #cowos #tsmc #besi | Jett C.

現在，我們來看這道接縫是如何一步步演進到今天的。

這是一段很長的路，也是一部微縮的半導體產業史。

它的主線只有一句話：想辦法把晶片之間的接點，做得更多、更小、更密。

而每一代結構的突破，都必須伴隨著「接合方法」的革命。

2.1 最古老的方法：用一根根金線把晶片接出去

最早，晶片與外界溝通的方式是「打線接合」（Wire Bonding）。

它的原理非常直觀。一顆做好的晶片，邊緣留著一排金屬接點。工程師用機器拉出一根極細的金屬線（通常是金線），一端焊在晶片的接點上，另一端焊到封裝基板上。

這就像用一條條電線，把晶片和外面的世界一根根接起來。這個方法便宜、成熟且可靠，到今天許多不追求極限效能的晶片還在大量使用。

但它有一個先天的限制。金線只能沿著晶片的邊緣打，晶片中央那一大片面積完全無法利用。

而且一根金線佔用的空間不小，能容納的線數非常有限，通常只有幾十根到幾百根。訊號必須先跑到晶片邊緣，再沿著長長的神經網路繞出去，速度慢且耗電。

當晶片內部的電晶體已經多到以億計算時，僅靠邊緣那幾百根金線傳輸訊號，就像一棟住了幾萬人的大樓，卻只有一道側門讓大家進出。

2.2 第二代：把晶片翻過來，鋪滿「微凸塊」

What is flip-chip technology in IC packaging? - Power Electronic Tips

這個新方法叫「覆晶接合」（Flip Chip），它引入了一種全新的結構：「凸塊」與「微凸塊」（Micro-bump）。

工程師不再從晶片邊緣拉線，而是改成在晶片的整個底面，長出一顆顆微小的焊料小球（凸塊）。

長好之後，把晶片整個翻過來，讓布滿小球的那一面朝下，對準基板上對應的接點壓下去，球對球一次完成接合。

這項改變徹底打開了空間格局。過去只能利用邊緣，現在晶片的整片底面都能當作接點。接點數量從幾百個，一舉跳升到幾千甚至上萬個。訊號也不必再繞遠路，直接從晶片正下方傳出，速度更快、更省電。

然而，這顆焊料小球畢竟是一坨會熔化的錫。

Chiplet Design and Heterogeneous Integration Packaging

當接點距離要縮小到 20 微米以下時，傳統「整批進烤箱（批次迴焊）」的加熱方式會讓薄晶片像烤魷魚一樣變形。

即使改用精密的機械手臂「像拿熨斗一樣一顆顆熱壓（TCB）」來控制變形，只要接點裡還有錫存在，在極度微小的空間裡加熱擠壓，錫就會像果醬一樣往外溢出，導致短路。

既然這顆錫球成了阻礙科技進步的絆腳石，科學家靈光一閃：那乾脆把錫球拿掉，直接讓銅和銅黏在一起，不就行了嗎？

2.4 終極型態：把焊料丟掉，讓兩片銅直接長在一起

iNEMI Packaging Technology Sharing Session

這個把焊料整個拿掉的終極互連結構，就是「混合鍵合」（Hybrid Bonding）。

它的原理非常直觀。想像兩面極度平整的鏡子，當你把它們貼在一起時，不需要任何膠水，它們就會緊密吸附。

工程師就是利用這個物理特性。他們把兩片晶片的表面處理到近乎完美的平整，並在上面埋入銅接點。

接合時，不需要任何焊料。兩片晶片直接貼合，周圍的絕緣層先吸附固定，接著通過加熱，讓兩邊的銅原子互相擴散、融合在一起。

這就是「混合」鍵合的由來：它在同一個步驟裡，同時完成了絕緣層的貼合與銅接點的導通。

沒有了焊料球的阻礙，晶片之間的距離大幅縮水。傳統微凸塊的間距大約是三十到四十微米，而台積電的混合鍵合技術已經能做到六微米。

因為晶片貼得極近，訊號傳輸幾乎沒有延遲，散熱效率也因為少了焊料的阻擋而大幅提升。

台積電將這項技術命名為 SoIC。根據最新規劃，台積電預計在 2029 年將間距縮小到四點五微米，實驗室甚至已經展示了三微米的原型。

當焊料球的物理體積走到極限，混合鍵合就成了唯一的選擇。

2.5 一個彩蛋：這個「AI 時代的黑科技」，其實十年前就在你口袋裡

Part 1: Chip-stacking and chip-to-chip interconnect | TechInsights

你可能以為混合鍵合是這幾年為了 AI 晶片才誕生的全新發明。

事實上，全世界第一個將混合鍵合大規模量產的是 Sony。早在 2015 年，Sony 就將這項技術用於手機的相機感光元件，讓畫素晶片與邏輯晶片直接導通。

這套技術的源頭，是 Sony 向美國公司 Ziptronix 授權引進的 DBI製程。

這意味著，當大家在討論 AI 黑科技時，它其實已經在你的手機鏡頭後方安靜工作了十多年。你每一次按下快門，都在使用這項技術。

第三章｜第一個戰場：邏輯晶片——為什麼 3D 堆疊還沒真正普及？

混合鍵合看起來十分美好。它解決了接縫密度的問題，讓晶片之間的傳輸距離大幅縮短，也改善了垂直方向的導熱能力。

然而，當我們進入第一個真實的戰場——邏輯晶片時，會發現一個更根本的現象：

不只是混合鍵合還很貴、很小眾，連真正的 3D 垂直堆疊本身，在邏輯領域（CPU，GPU等）都還遠遠談不上普及。

目前真正大規模量產的 3D，主要還是 HBM。高功率邏輯的 3D 堆疊（尤其是 logic-on-logic），仍然相對保守、量產規模有限。

為什麼會這樣？

3.1 熱，才是最根本的物理限制

對高功率邏輯來說，最根本的限制是「熱」。

當兩顆高功耗的邏輯晶片上下疊合時，熱源會垂直重疊，散熱路徑變得極度受限。

即使混合鍵合能提供比微凸塊更好的垂直熱傳導，中間層的熱累積與熱梯度問題仍然嚴重。熱會快速升高，系統難以長時間穩定運作在高效能狀態。

這也是為什麼目前真正成功量產的邏輯 3D 產品，大多是「低功耗」的應用：把一塊靜態隨機存取記憶體（SRAM）直接堆在 CPU 核心上方。

這種 cache 的功耗遠低於運算核心本身，熱管理相對可控。

一旦要把高功耗的運算核心直接上下疊起來，熱的挑戰就會陡然升高。這使得高功率邏輯的 3D 堆疊，至今仍停留在相對有限的規模。

這也是為什麼目前真正成功量產的邏輯 3D 產品，大多是「低功耗」的應用：把一塊靜態隨機存取記憶體（SRAM）直接堆在 CPU 核心上方。

3.2 成本與良率，進一步提高了門檻

除了熱，混合鍵合本身的成本與良率要求，也讓這項技術難以快速普及。

要實現無凸塊的直接貼合，晶片表面必須處理到近乎原子級的平整度，表面粗糙度需要控制在 1 奈米以下。

任何微小的灰塵或顆粒都可能導致貼合失敗，進而讓整顆晶片報廢。兩顆晶片的對準精度也必須控制在 100 奈米以內。

這種對設備與環境的極端要求，導致初期良率偏低、設備投資極高。如果用在普通的手機或筆電晶片上，封裝成本甚至可能超過晶片本身的價值。

因此，目前敢採用這項技術的，幾乎都是少數不計成本、追求極致效能的旗艦級產品。

3.3 AMD 的 3D V-Cache 和博通的面對面

在高效能運算領域，第一個真正把混合鍵合用在邏輯產品上的，是 AMD。

2022 年之前，AMD 在與 Intel 的競爭中面臨壓力。作為無晶圓廠（Fabless）公司，它必須尋找非傳統的方法來提升效能。

AMD 發現，如果能加大晶片內部的快取記憶體，運算就會變快。但晶片平面空間有限，塞不下更多記憶體怎麼辦？

AMD 想出一個妙招：既然平面不夠放，那就往上蓋。

Hybrid Bonding Process Flow - Advanced Packaging Part 5

2022 年，他們推出 3D V-Cache 技術，把一塊獨立的記憶體晶片（SRAM），像蓋公寓一樣，直接垂直疊在 CPU 正上方。

因為用了無焊料的混合鍵合，兩層晶片貼得極近，傳輸極快又省電。這讓 AMD 在遊戲與伺服器市場一炮而紅。

這個嘗試能成功，關鍵在於記憶體發熱量低，疊在 CPU 上不會把晶片燒壞。

Broadcom unveils gigantic 3.5D XDSiP platform for AI XPUs — 6000mm² of stacked silicon with 12 HBM modules | Tom's Hardware

而到了 2026 年，ASIC 霸主博通（Broadcom）走得更激進。

博通推出了 2 奈米 AI 晶片，直接把運算核心與快取晶片以「面對面」的方式，用銅對銅直接黏合在一起，再跟旁邊的 HBM 高頻寬記憶體並排。

這種「上下疊、左右連」的設計，讓晶片傳輸資料的通道暴增了 7 倍，功耗卻直接砍掉九成。

3.4 台積電的 SoIC、Intel 的回應，與 Apple 的無聲革命

TSMC SoIC roadmap targets 2029 chip stacking ...

這些晶片設計能成真，背後最大的功臣是台積電。

台積電 開發了名為 SoIC 的 3D 堆疊技術平台。對 AMD 和博通來說，跟台積電合作最大的好處是：不用自己花大錢蓋昂貴的封裝廠，就能直接利用台積電成熟的生產線快速量產。

而目前最值得注意的發展，是蘋果在 2026 年 M5 系列的轉變。

過去，蘋果的 M 系列晶片都堅持做成一整塊巨大的晶片。

但到了 2026 年的 M5 晶片，因為先進製程太貴、大晶片良率低，蘋果決定「化整為零」：他們首次用台積電的 SoIC 技術，把 CPU 和 GPU 拆成小晶片，再像樂高一樣上下疊起來。

根據分析，這是 Hybrid bonding 技術首次應用在消費級運算產品上。
這項改變的意義不只在於良率提升與成本控制，更重要的是它顯示：即使是像蘋果這樣長期偏好單晶片架構的公司，也開始因為晶片尺寸擴大所帶來的良率與功耗挑戰，而選擇擁抱小晶片 + 先進封裝的路線。
這也間接證明，台積電的 SoIC 平台已經成熟到足以支撐主流消費性產品的量產需求。

瞭解Intel EMIB與Foveros Direct 3D先進封裝，模組化設計強化產品競爭力| T客邦

面對對手的領先，Intel 也沒有沉默。Intel 很早就開發了自己的 3D 堆疊技術 Foveros，早期仍依賴微凸塊。

為了追趕，Intel 開發了新一代的 Foveros Direct 3D，同樣實現銅對銅直接鍵合。

不過，由於Intel堅持自主製造，加上前幾年先進製程推進受挫，這項技術的商業化有所延遲。

直到 2026 年，Intel 才在下一代 Xeon（Clearwater Forest）伺服器處理器上導入 Foveros Direct 3D，將多個運算晶片堆疊在主動底層晶片上，鍵合間距同樣達到 9 微米。

這些案例證明，混合鍵合在邏輯領域確實有其必要性，但目前仍屬於「少數高毛利與旗艦級產品的選擇」，而不是主流做法。

3.5 價值被誰賺走了？

在這個領域，傳統獨立封測代工廠（OSAT）幾乎無法參與。

混合鍵合對潔淨度與精度的要求極高，製程步驟與前段晶圓製造高度重合，因此這項技術基本上被鎖在晶圓代工巨頭（如台積電）與整合元件製造商（如Intel）的體系之內。

價值的最大受益者主要有兩類：

掌握先進製程與封裝平台的晶圓廠（例如提供 SoIC 的台積電）
提供關鍵設備的製造商（高精度混合鍵合機台、超平整化 CMP 設備等）

然而，邏輯只是起點。在 AI 時代，有一個規模更大、對頻寬要求更迫切的市場——高頻寬記憶體（HBM）。

在那裡，3D 堆疊早已是主流，但混合鍵合卻遇到了完全不同的挑戰。

第四章｜第二個戰場：高頻寬記憶體——為什麼 3D 已經普及，混合鍵合卻還要再等？

邏輯晶片的 3D 堆疊仍相對少見，但 HBM 卻截然不同。

HBM 本身就是最典型的 3D 封裝。它把好幾張記憶體晶片像蓋大樓一樣，一層一層垂直往上疊，好在最短距離內把海量數據餵給 AI 晶片。

隨著 AI 算力需求爆發，HBM 的層數從 8 層、12 層一路往上推。到了 HBM4，業界原本預期要堆到 16 層。

但這裡出現了一個有趣的怪現象：

像 AMD 這種運算晶片，一開始玩 3D 堆疊就直接用上了最先進的「無凸塊直接黏合（混合鍵合）」；但已經蓋了好幾年大樓、層數從 8 層一路飆到 16 層的 HBM，卻遲遲不肯換上這項新技術。

為什麼會這樣？

FOMO研究院電子報

3D封裝的下一步是？混合鍵合(Hybrid Bonding)被推遲了？BESI、ASMPT…

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